AMD GPU ASIC Design Engineer笔试题

时间：2022-08-09 23:50:45 综合指导我要投稿

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　　嗯,今天去参加AMD笔试了,从这里学到了很多,俺今天也注个号,贡献下,废话不多说了,直接贴题,总共10题.

AMD GPU ASIC Design Engineer笔试题

　　1.写出clkinv 与通常的inv的区别.

　　2.画出门控时钟单元电路图,并说明其作用.

　　3.系统工作的最大时钟频率是否由Hold time决定，并说明理由.

　　4.列出几种cache,并说出pros 和 cons.(大概,没看明白)

　　5.A,B,C,D都为32位数据,如果A+B的延时为1ns,那么A+B+C+D的延时可能为:

　　a 1.2ns b 1.8ns c 2ns d 3ns

　　6.下面电路是组合电路还是时序电路?并说出电路的功能

　　module

　　input[31:0] din1;

　　input[4:0] din2;

　　input cntd1;

　　input sclk;

　　ouput dout1;

　　reg [31:0] a;

　　reg [31:0] d;

　　inter j;

　　always(a)

　　for(j=0;j<32;j=j+1)

　　a[31-j] = din1[j];

　　wire b[31:0]=cntd1?a:din1;

　　wire c[31:0]= b>>din2;

　　always(c)

　　for(j=0;j<32;j=j+1)

　　d[31-j] = c[j];

　　wire dout1=cntd1?d:c;

　　endmodule

　　7.用Verilog HDL/VHDL实现一个FSM,该FSM只需产生一个脉冲.

　　8.跨时钟域电路该如何处理,如果采用异步FIFO,那么FIFO的最小深度是多少?

　　9.什么是setup time ,hold time,并画出下面脚本的时序图

　　a: set_multicycle_path 2 -setup -from chip/A_reg/cp -to chip/B_reg/d

　　b: set_multicycle_path 2 -setup -from chip/A_reg/cp -to chip/B_reg/d

　　set_multicycle_path 1 -hold -from chip/A_reg/cp -to chip/B_reg/d

　　10.用perl来regexp下面一组数据(大概,没看明白)

　　4.5 4 3.5 3 2 1 0 -1 -2 -3 -3.5 -4 - 4.5

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