2k-8k FFT处理器ROM面积的优化

2k-8k FFT处理器ROM面积的优化

全部作者： 雷艳敏 第1作者单位： 武汉理工大学 论文摘要： 结合实时高速FFT的实际需求，硬件设计采用多级串联的同步流水线结构、基于SRAM、SDF(single-path delay feedback)、DIF等结构和方法。2k/8k分解为5/6级radix-4蝶形单元与1级radix 2蝶形单元级联，设计对存储旋转因子的ROM规模进行了最佳优化处理。整体划分为多个模块，均采用Verilog HDL语言描述，并进行了功能1致性仿真验证。 关键词： FFT，旋转因子，ROM，radix-4 (浏览全文) 发表日期： 2007年03月27日 同行评议：

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